مستخدم:عبد المؤمن/مسودات/محول تقريب متتالي

محول التقريب المتتالي محول تناظري رقمي أي أنه يحول شكل موجة إشارة تناظرية إلى تمثيل رقمي متقطع لتلك الإشارة، وذلك بإجراء خوارزمية بحث ثنائي في كل مستويات التكميم الممكنة حتى ينتهي إلى مُخرج رقمي لكل تحويلة.

رسم قوالب يبين مبدأ عمل محول التقريب المتتالي
مفتاح الرموز واختصارات
DAC - محول رقمي تناظري
EOC - نهاية التحويل
SAR - سِجِلّ التقريب المتتالي
S/H - دائرة استعيان واحتفاظ
V_in - الجهد المُدخل
V_ref - الجهد المرجعي

الخوارزمية

تتكون دائرة تحويل التناظري إلى الرقمي بالتقريب المتتالي من أربعة دائرات أساسية:

• الأولى دائرة استعيان واحتفاظ للحصول على الجهد المُدخل (V_in).
• الثانية دائرة مقارنة تقارن بين الجهد المدخل وبين الجهد المخرج من المحول الرقمي التناظري الداخلي، وتنتج هذه الدائرة مُخرج يعبّر عن نتيجة المقارنة فتمرره إلى سجل التقريب المتتالي.
• الثالثة دائرة سجل توفر المحول الرقمي التناظري الداخلي بشفرة رقمية تقريبية للجهد المدخل.
• الرابعة محول رقمي تناظري داخلي مرجعي يوفر دائرة المقارنة بمرادف تناظري للجهد المُخرج من السجل، والتي تقارن جهد السجل بالجهد المدخل.

عند البدأ يُهيّأ سجل التقريب المتتالي بحيث تساوي البت الأكثر أهمية القيمة الرقمية واحد (1). وتُغذَى هذه الشفرة إلى محول التناظرية إلى الرقمية، والذي يمد دائرة المقارنة بمرادف تناظري لتلك الشفرة (V_ref/2) ثم تقوم تلك الدائرة بمقارنة الجهد المرادف لمخرج السجل بالجهد المدخل المستعيَن. إذا تجاوزت قيمةُ جهد السجل قيمةَ الجهد المدخل، تأمر دائرةُ المقارنة السجلَ باستبداء هذه البت، وإلا يُبقى عليها كما هي (1).

بعد ذلك تُهيّأ البت التالية في السجل بدورها كي تأخذ القيمة الرقمية واحد (1)، وتُجرى إجراءات البحث ذاتها، فتستمر خوارزمية البحث الثنائي هذه حتى إتمام اختبار كل بت في السجل. وعندها تكون قد تكونت شفرة في السجل هي بمثابة تقريب رقمي للجهد المدخل المستعين، وأخيرا يقوم المحول الرقمي التناظري عند نهاية التحويل بإخراج الشفرة التقريبية في هيئة إشارة.

Mathematically, let V_in = xV_ref, so x in [-1, 1] is the normalized input voltage. The objective is to approximately digitize x to an accuracy of 1/2ⁿ. The algorithm proceeds as follows:

1. Initial approximation x₀ = 0.
2. ith approximation x_i = x_i-1 - s(x_{i-1 - x)/2ⁱ.}

where, s(x) is the signum-function(sgn(x)) (+1 for x ≥ 0, -1 for x < 0). It follows using mathematical induction that |x_n - x| ≤ 1/2ⁿ.

As shown in the above algorithm, a SAR ADC requires:

1. An input voltage source V_in.
2. A reference voltage source V_ref to normalize the input.
3. A DAC to convert the ith approximation x_i to a voltage.
4. A Comparator to perform the function s(x_i - x) by comparing the DAC's voltage with the input voltage.
5. A Register to store the output of the comparator and apply x_i-1 - s(x_i-1 - x)/2ⁱ.

Charge-redistribution successive approximation ADC

Charge Scaling DAC

One of the most common implementations of the successive approximation ADC, the charge-redistribution successive approximation ADC, uses a charge scaling DAC. The charge scaling DAC simply consists of an array of individually switched binary-weighted capacitors. The amount of charge upon each capacitor in the array is used to perform the aforementioned binary search in conjunction with a comparator internal to the DAC and the successive approximation register.

The DAC conversion is performed in four basic steps:

1. First, the capacitor array is completely discharged to the offset voltage of the comparator, V_OS. This step provides automatic offset cancellation(i.e. The offset voltage represents nothing but dead charge which can't be juggled by the capacitors).
2. Next, all of the capacitors within the array are switched to the input signal, v_IN. The capacitors now have a charge equal to their respective capacitance times the input voltage minus the offset voltage upon each of them.
3. In the third step, the capacitors are then switched so that this charge is applied across the comparator's input, creating a comparator input voltage equal to -v_IN.
4. Finally, the actual conversion process proceeds. First, the MSB capacitor is switched to V_REF, which corresponds to the full-scale range of the ADC. Due to the binary-weighting of the array the MSB capacitor forms a 1:1 charge divider with the rest of the array. Thus, the input voltage to the comparator is now -v_IN plus V_REF/2. Subsequently, if v_IN is greater than V_REF/2 then the comparator outputs a digital 1 as the MSB, otherwise it outputs a digital 0 as the MSB. Each capacitor is tested in the same manner until the comparator input voltage converges to the offset voltage, or at least as close as possible given the resolution of the DAC.

3 bits simulation of a capacitive ADC

Split capacitor array

During the binary search process, the charge redistribution DAC consumes power from the reference source for charging. There are many energy efficient ways of charging the DAC and split capacitor array is one of the way in which MSB capacitor is split to look like the remaining DAC for small energy consumption.

Use with non-ideal analog circuits

When implemented as an analog circuit - where the value of each successive bit is not perfectly 2^N (e.g. 1.1, 2.12, 4.05, 8.01, etc.) - a successive approximation approach might not output the ideal value because the binary search algorithm incorrectly removes what it believes to be half of the values the unknown input cannot be. Depending on the difference between actual and ideal performance, the maximum error can easily exceed several LSBs, especially as the error between the actual and ideal 2^N becomes large for one or more bits. Since we don't know the actual unknown input, it is therefore very important that accuracy of the analog circuit used to implement a SAR ADC be very close to the ideal 2^N values; otherwise, we cannot guarantee a best match search.

See also

• Quantization noise
• Digital-to-analog converter

مراجع

• R. J. Baker, CMOS Circuit Design, Layout, and Simulation, Third Edition, Wiley-IEEE, 2010. ISBN 978-0-470-88132-3

وصلات خارجية

• Understanding SAR ADCs

تصنيف:دارات كهربائية